Verilog (11) 썸네일형 리스트형 sys_sync_gen module sys_sync_gen ( // clock reset input wire sys_clk , input wire rstb , // sync , de output reg hsync , output reg vsync , output reg de ); // parameter define localparam HS_IDLE = 2'd0 ; localparam HS_BP = 2'd1 ; localparam HS_ACTV = 2'd2 ; localparam HS_FP = 2'd3 ; localparam VS_IDLE = 2'd0 ; localparam VS_BP = 2'd1 ; localparam VS_ACTV = 2'd2 ; localparam VS_FP = 2'd3 ; localparam HBP = 1.. Verilog Lab7 보호되어 있는 글입니다. Verilog Lab1 보호되어 있는 글입니다. 11.21 보호되어 있는 글입니다. 11.17 보호되어 있는 글입니다. 11.16 보호되어 있는 글입니다. 11.15 보호되어 있는 글입니다. 11.14 보호되어 있는 글입니다. 이전 1 2 다음